Virhe: Xst: 899 verilog koodi synteesin .. FF tai Lukon Temp

[user_asic]

Kokeile:
aloittaa
jos (CLR) ulos <= 0;
muuten

aloittaa

ulos [0] <= INP [576]
.
.
.
pois [1023 <= INP [90]

loppu

loppu

 

[Jameela]

ur vastaus auttoi minua
Nyt minun koodi on muuttunut hieman, mutta on toinenkin virhe

: HDLCompilers: 217 Integer vakio '10101010101010101010101010101010 "on liian suuri osuus on 32 bittiä

auttaa minua poistamaan myösmoduuli inter1 (OUT1, ins1, inp, inclk, CLR, outclk);
input inclk, CLR, ins1, outclk;
output INP, OUT1;

/ / johdin [31:0] S1;
reg [31:0] S2;
integer s1;

reg ins;

reg [1023:0] ulos OUT1;
reg [1024:1] inp;parametri = 1, b = 3 *, C = b-1;
ensimmäisen
s1 <= (10101010101010101010101010101010);
aina @ (posedge outclk)
aloittaa
jos (ins1 == 0) s2 <= ~ s1;
else s2 <= s1;
loppu

aina @ (posedge inclk)
aloittaa
jos (CLR) inp <= 0;
muuten
aloittaa
INP [1024:2] <= INP [1023:1];
INP [1] <= s2;
loppu
# 32;

loppu

 

[user_asic]

Julistaa s1 kuin 32bit reg, muuta sitten:
s1 <= (10101010101010101010101010101010);
to:
s1 <= 32'b10101010101010101010101010101010;

Theres ei tarvitse käyttää liität () sinun 32bit numero

 

[Jameela]

[No message]