VLSI Simulation vuonna PSPICE AD

[esrahul]

Haluaisin lisätä minun VHDL Design osana vuonna PSPICE ja Simuloi sen avulla jo olemassa malleja.I antaa VHDL-tiedosto, joka Hierarchical Model.Mutta aikana simulointi sen jätti antamatta tuotoksen, THD default tuotos oli xx.Mielestäni tein virheen antamalla tarjonnan osalta VHDL Design Model.Voisiko joku ehdottaa, miten simuloida meidän VHDL ydin vuonna PSPICE?

Kiitos