voi systemC sekoittaa verilog

[maxsnail]

Siis jos suunnittelu rakenne kuten: Top on verilog ja ovat submodule on systemC, ja tämä systemC submodule on verilog esimerkiksi. Nyt simulaattori tukee tätä tyyliä? thank.s

 

[aji_vlsi]

www.noveldv.com [/url]

 

[mssajwan]

kyllä kai. varten instancing verilog sisällä System C u tarvitse tehdä kääre. ja sama päinvastoin kai. mutta se ei synthesizable.

 

[beta0]

[Quote = maxsnail] Siis jos suunnittelu rakenne kuten: Top on verilog ja ovat submodule on systemC, ja tämä systemC submodule on verilog esimerkiksi. Nyt simulaattori tukee tätä tyyliä? thank.s [/quote] Monet simulaattori hiljattain versio tukevat tätä tyyliä, kuten NC, ModelSim

 

[sumit_techkgp]

Ya se voidaan hyvin tehdä nc