Voinko sekoittaa VHDL ja verilog minun suunnittelu?

[cafukarfoo]

Hei kaikille, Anna sanoa olen IP-lohkon kirjoitettu VHDL. Haluaisin käyttää tätä IP-lohkon ja käyttöliittymän kautta verilog. Onko se mahdollista? Nopea esimerkki on erittäin hyödyllistä. Thanks.

 

[gck]

Sen mahdollista tehdä betonin laadusta. Minä belive käytät Modelsim simulointia varten. Vain mennä läpi help doc kutsutaan "Mixed simulointi" saat käsityksen siitä miten käyttöliittymä ja muita.

 

[tut]

Kyllä se on mahdollista, jos simulaattori tukee (useimmat heistä eivät yleensä: |) Esimerkki: sano u on VHDL IP:

 kokonaisuus testi on portti (: in std_logic b: in std_logic c: ulos std_logic ); loppuun testi;

u'll instanssia tämä verilog koodi:

 test i_test (. (),. b (),. c ());

 

[sree205]

joskus kansimoduulista yksittäisten VHDL lohkot ovat kirjoitettu verilog, koska uskon sen yksinkertaisempi instanssia sitä verilog kuin VHDL, jossa komponentti ilmentymien ohella portti kartta on tehtävä erikseen. Lisäksi, en ole niin varma hierarkkinen pääsy sisäisiä rekistereitä (joka verilog tukee) on mahdollista VHDL. Mielelläni väärässä tässä asiassa. BTW, on esimerkiksi ilmoittanut edellä, jos yritän koota käyttäen ModelSim (vlogi), saan Käännösvirhe koska kirjastot eivät kuulu verilog. Miten selvitä tästä tilanteesta?

 

[FvM]

Btw, että esimerkiksi lähetetyn edellä, jos yritän koota käyttäen ModelSim (vlogi), saan Käännösvirhe koska kirjastot eivät kuulu verilog. Miten selvitä tästä tilanteesta?

En näe, mikä kirjastoa käytät puuttuu täällä. Se on hölynpölyä esimerkiksi tapauksessa, aiheuttaa instantiated moduuli on kytketty mitään, mikä on sama kuin sen pois jättäminen kokonaan.

 

[sree205]

unohda Yllä oleva esimerkki. Vuonna VHDL koodi, käytämme näitä seuraavat kaksi riviä (No, atleast nämä kaksi). kirjasto IEEE; käyttää ieee.std_logic_1164.all, nyt kun VHDL koodi on instantiated in verilog tiedoston nämä kaksi riviä siinä, saan virheen ModelSim. thats mitä tarkoitin

 

[FvM]

Kirjastot on setup kanssa ModelSim simulointi, yleensä. Mutta he todella eivät osa ModelSim, olisi erityisesti IEEE hakemistoja oman ModelSim asennus.

 

[sree205]

tässä on esimerkki koodi verilog ja VHDL. kirjasto IEEE; käyttää ieee.std_logic_1164.all; kokonaisuus OR_ent on portti (x: in std_logic; y: in std_logic; F: pois std_logic); loppuun OR_ent, arkkitehtuuri OR_beh ja OR_ent on alkaa F

 

[omara007]

Yksi hyvä syy käyttää Verilog Top-tasot on, että voit käyttää PLI luvulla.

 

[boardlanguage]

[Quote = omara007] Yksi hyvä syy käyttää Verilog Top-tasot on, että voit käyttää PLI luvulla. [/Quote] Mutta älä joitakin simulaattoreita on rajoituksia PLI / VHPI vuorovaikutuksessa sekoitettu kielen malleja?

 

[FvM]

Tämä ei tietenkään voi työskennellä Verilog tiedostoon:

 `sisältää" new.vhd "

Olet laatia sekä lähteiden erikseen, ei myös tarvitaan. Ottaa VHDL-tiedoston tuotu projektiin riittää ModelSim tietää komponentin määritelmä.