Xilinx CLKDLL Virhe

[OvErFlO]

Mitä tarkoittaa tämä virhe:

# ** Varoitus: Ajoitus Violation Virhe: Input Kello Toimituskausi of3 ns annetun CLKIN satamassa CLKDLL esimerkiksi * ylittää jaettavan arvo 0,04 ns klo simulointi kertaa 13 ns.

Miten voin korjata sen?

Olen kirjoittaa tämän VHDL-koodi:Code:

kirjasto IEEE;

käyttää IEEE.STD_LOGIC_1164.ALL;

käyttää IEEE.STD_LOGIC_ARITH.ALL;

käyttää IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment seuraavat rivit käyttää ilmoituksia, jotka ovat

- Säädetyt instantiating Xilinx primitiivisiä komponentteja.

kirjasto UNISIM;

käyttää UNISIM.VComponents.all;yksikkö test_dll on

Portti (in_clk: vuonna std_logic;

out_clk_dll1: Out std_logic;

out_clk_dll2: Out std_logic);

loppuun test_dll;arkkitehtuuri Behavioral on test_dll onsignaali CLKIN, CLK, CLK0, LOCKED, net1: std_logic;komponentti CLKDLL

satama (CLKIN, CLKFB, RST: vuonna STD_LOGIC;

CLK0, CLK90, CLK180, CLK270, CLK2X, CLKDV, LOCKED: ulos std_logic);

loppuun komponentti;komponentti IBUFG

satama (I: STD_LOGIC; O: out std_logic);

loppuun komponentti;komponentti OBUF

satama (I: STD_LOGIC; O: out std_logic);

loppuun komponentti;aloittaaU1: IBUFG sataman kartta (I => IN_CLK, O => CLKIN);

U2: CLKDLL sataman kartta (CLKIN => CLKIN, CLKFB => CLKIN, RST =>'0 ', CLK0 => net1, CLK2X => LOCKED);

U3: OBUF sataman kartta (I => net1, O => CLK0);out_clk_dll1 <= CLK0;

out_clk_dll2 <= LOCKED;loppuun Behavioral;

 

[yeewang]

CLKDLL on panos taajuusalueella 25m ~ xxM,
en muista.teidän 24KHz clkin on naurettavaa.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

ei loukkaamatta.

 

[AMCC]

Koska useimmat "Slow" vaihtoehto, CLKIN min 1Mhz.
Olen myös huomannut, että sinulla on käytössä sama signaali CLKIN ja CLKFB.Tämä on todennäköisesti eivät toimi, koska DCM ei ehkä vastaa lukita vaiheissa (tämä reitti huollettavana).

Jos käytät 24kHz taajuus Älä käytetään DCM.Jos olet tryng kaksinkertaistaa taajuus (kuten ilmeisesti sinun VHDL) tarkastaa mahdollisuus käyttää samaa kelloa mutta käänteinen tai käyttämällä nopeammin kellon ja sitten jakaa sisäisesti.

AMCC

 

[OvErFlO]

Jos minulla on ulkoinen kello ilman sisäisen kellon sinchronize, jos voin kytkeä CLKFB?Kiitos

 

[zape]

CLK0.Sinun on luettava Xilinx käyttöturvallisuustiedotteeseen.

 

[AMCC]

Hei,

Sinun pitäisi katsoa, että Xilinx käyttöturvallisuustiedote koska DCM ole vähäpätöinen logiikkaa.

Millään tavalla, että DCM yrittää esittää määritelty vaiheen välillä CLKIN ja CLKFB.Erittäin yksinkertainen lomake sinun CLK0 kytketty (throu yksi clkbuffer) on CLKFB.Tämä tarkoittaa sitä, että tuotoksen ja DCM on vaihe alligned kanssa kello tuloliittimeen.

Voit myös CLK2X tässä tapauksessa (joka on myös vaihe alligned kanssa CLKIN).

Sinulla voi olla myös ulkoisten (muut) kello syöttö kytketty oikein CLKFB (yleensä tämä on tehty, kun haluat olla sama vaihe välillä tulo-ja lähtö kello ULKOPUOLELLA siru tuomalla tuotos jälleen, että CLKFB).

Ole hyvä ole, että tämä ei ole täydellinen (tai jopa fair) selvitys työ liikennemuotojen ja DCM.

 

[ashishjindal76]

heti Mielestäni u käyttää suurempia kello sppeds ja että ratkaisisi siitä.

ashish