G
George_P
Guest
Hei,
Olen simuloidaan VHDL-mallin jälkeen synteesiä, sijoitus ja reititys kanssa back-selityksin varustettua mallia ISE antaa minulle.
Jotta debug se, haluaisin löytää joitakin sisäisiä signaaleja.Kuitenkin kaikki sisäiset signaalin nimet ovat uusia nimiä (eri kuin mitä alkuperäisessä VHDL-koodi).Nämä uudet nimet luultavasti tehdä Xilinx-soluja, joiden signaalit olivat Maped.
Onko kukaan tiedä, miten voin etsiä uusi nimi (post-sijoitus nimi) ja signaalin alustavat suunnittelu VHDL-koodi?
Onko ISE tarjoavat tapa löytää tämän kirjeenvaihdon?
Jos ei, miten ihmiset lähtevät virheenkorjaus vailla sisäisiä signaaleja?
Kiitos etukäteen,
Georgen
Olen simuloidaan VHDL-mallin jälkeen synteesiä, sijoitus ja reititys kanssa back-selityksin varustettua mallia ISE antaa minulle.
Jotta debug se, haluaisin löytää joitakin sisäisiä signaaleja.Kuitenkin kaikki sisäiset signaalin nimet ovat uusia nimiä (eri kuin mitä alkuperäisessä VHDL-koodi).Nämä uudet nimet luultavasti tehdä Xilinx-soluja, joiden signaalit olivat Maped.
Onko kukaan tiedä, miten voin etsiä uusi nimi (post-sijoitus nimi) ja signaalin alustavat suunnittelu VHDL-koodi?
Onko ISE tarjoavat tapa löytää tämän kirjeenvaihdon?
Jos ei, miten ihmiset lähtevät virheenkorjaus vailla sisäisiä signaaleja?
Kiitos etukäteen,
Georgen