Yhteenvetokertomus ongelma ..... Can anyone help me .................

[akp494]

Käytän hakemisto käyttää joitakin pätkiä siirtää rekisteröityä tämän indeksi muuttuu arvojen mukaan tietyt edellytykset.
kohteessa VHDL koodinpätkä näyttää tältä:
<= reg (ptr 1 downto PTR) jossa a on kaksi hieman vektori.

Kun yritän tiivistetään edellä koodinpätkä, Synopsys DC sanoo jatkuvaa odotetaan kuin indeksin.

Mielestäni synteesin avulla olisi parannettava päätellä tällaisia toteutukset.Tässä "reg" on määritelty "" on määritelty ja myös "PTR" on määritelty ja siten työkalu ei mielellään näe ongelmaa täytäntöönpanossa.

Selitän ongelmaa eri tavalla.

Taitaa olla seuraava signaalin julistukset.signaali reg: std_logic_vector (15 downto 0);signaali PTR: integer;signaali: std_logic_vector (1 downto 0);

Sitten joskus tapahtuu koodi, jos sanonmuodostuva <= reg (ptr 1 downto PTR)Nyt jos yritän koota tämän koodin DC se antaa virheitä edellä selvitys, josta ilmenee seuraavan kommentin.

"Jatkuva odotetaan kuin indeksi"Onko mitään kiertää tätä??Onko se ongelma työkalu.

 

[jazz_roa]

Voit käyttää seuraavalla tavalla, jos ptr on 4-bittinen vektori

tapauksessa (PTR)
kun "0000" => <= reg (? downto?);
kun "0001" => <= reg (? downto?);
...
kun muut => ...
endcase

 

[akp494]

Hei Jazz
En halua testata kaikki yhdistelmät "PTR".Koska se räjäyttää minun koodi.Joten ei ole mitenkään avulla voi tunnistaa esimerkiksi jonkinlainen indeksointia?

 

[atuo]

Voit kokeilla BC tai Synplify koska työkalut tukevat ongelma synteesi.

 

[foster_cn]

Siksi on synteesi käyttäytymistä suunnitteluun?

 

[Hawkin]

ei tarvitse syntetisoimiseksi käyttäytymiseen suunnitteluun.
Se ei ole hyväksi.

 

[Hawkin]

Olet sekoittuminen bittiä kokoja.
Tämä hämmentää DC.
on käytettävä tarkkaa kokoa bittiä, joka käytät
siirtymisessä reg.
dont antaa ylimääräistä.
Ja kyllä, sinun on ilmoitettava kaikki vaihtoehdot (käytä fullcase / samankaltainen tapaus.)

näet siirtää reg esimerkkejä tällä foorumilla / Web
onnea.

 

[Hawkin]

myös käyttää Linter ennen lähtöään DC.
Se voi myös auttaa.

 

[faisalali]

Et voi tehdä tätä näin.Huomaa, että <= reg (ptr 1 downto PTR) tarkoittaa, että fyysiset yhteydet ja reg muutoksia riippuen arvosta PTR.Kun malli on syntetisoitu nämä fyysinen yhteys tulee jatkuvasti.Haluat, että nämä fyysiset liitännät ei muutu reaaliajassa, jolloin laite toimii, joka on mahdotonta.Vuonna VHDL tällainen lausuma käytetään vain staattisia tarkoituksiin, esimerkiksi silloin, kun käytät yleisiä.Vaihtoehtoisesti, mitä voit tehdä on: käytä Multiplexer välillä ja reg ja valvonta tiedonkulun ja reg muuttamalla Valitse panos multiplekseri.