Ajoitus rikkominen

A

altair_06

Guest
Hei ...

Voiko kukaan auttaa minua selvitystyössä tämän ajoituksen takia.Nämä ovat loukkauksia saan, kun käytän ajoitus simulointi.Varoitus!Ajoitus rikkominen
$ setuphold <setup> (posedge CLK: 4758 PS, posedge CE & & & (ce_clk_enable! = 0): 4394 PS, 510: 510 PS, -58: -58 PS);
File: / workspace/tools/xilinx8.2i_lnx86/verilog/src/simprims/X_SFF.v, rivi = 89
Soveltamisala: test_sample_main.sample_main_u1. \ Sample_instance/h6 [8]
Aika: 4758 PSVaroitus!Ajoitus rikkominen
$ setuphold <setup> (posedge CLK: 4761 PS, posedge CE & & & (ce_clk_enable! = 0): 4359 PS, 510: 510 PS, -58: -58 PS);
File: / workspace/tools/xilinx8.2i_lnx86/verilog/src/simprims/X_SFF.v, rivi = 89
Soveltamisala: test_sample_main.sample_main_u1. \ Sample_instance/h6 [1]
Aika: 4761 PSVaroitus!Ajoitus rikkominen
$ setuphold <setup> (posedge CLK: 4761 PS, posedge CE & & & (ce_clk_enable! = 0): 4359 PS, 510: 510 PS, -58: -58 PS);
File: / workspace/tools/xilinx8.2i_lnx86/verilog/src/simprims/X_SFF.v, rivi = 89
Soveltamisala: test_sample_main.sample_main_u1. \ Sample_instance/h6 [0]
Aika: 4761 PS

 

Welcome to EDABoard.com

Sponsor

Back
Top