Sep 22, 2001 #1 K karper1986 Guest Hei!Minulla on yksinkertainen kysymys - miten voin ilmaista nämä -> for (i = 8; i> = 0, i = i - 1) alk. Verilog osaksi VHDL?Kiitos.
Hei!Minulla on yksinkertainen kysymys - miten voin ilmaista nämä -> for (i = 8; i> = 0, i = i - 1) alk. Verilog osaksi VHDL?Kiitos.
Sep 22, 2001 #2 S shanmugaveld Guest Tavallisesti me käytämme (VHDL) for i in 0-8 loop En ole kokeillut alle logiikka i 8 downto 0 loop
