detectiong positiivinen reuna-ja negatiivinen reuna aaltomuodossa

[ASIC_intl]

Sinun olettamus on ok
Panos olisi neliön aalto signaali toistaiseksi.On parempi, jos myöhemmin voidaan ajatella, että piiri, joka voi havaita pos ja neg reunat kaikenlaisia viestikirjan tulossa.

Toivon, että se on selvä.
Tiedän u ei tunti.mutta u on tietämättä avoimia työpaikkoja ryhmääsi.Lisätty jälkeen 3 tuntia 56 minuuttia:hi j_andr

Mitään ratkaisua?Lisätty jälkeen 4 minuuttia:Hi NICK

Voiko u please kiinnittää aaltomuodossa mitä te sanotte viivyttämällä sen 500 ns kanssa EXOR portti?

 

[kulkarni_saurabh]

Hi ASIC_intl,

Posedge ja negedge havaitseminen on yhteinen vaatimus mikroprosessorit.Yksi hakemus voitaisiin havaita reuna / taso laukeaa tapahtumia tiettyjen GPIO panoksia.Olin joukkueen, joka on vastannut suunnittelusta GPIO moduulin jalostajana ja meidän piti toteuttaa tapahtuman selvittämistä toiminnallisuus perustuu seuraaviin rekisterin kentät (jotka on määritetty kokoonpanemalla):

BIT_NAME ~~~~~ ARVO ~~~~~ toiminnallisuutta
LEVEL ~~~~~~~~ 1 ~~~~~ Jäljitä tasolla herkkä tapahtuma
~~~~~~~~~~~~~ 0 ~~~~~ Jäljitä reuna herkkä tapahtuma

Napaisuus ~~~~~ 1 ~~~~~ Jäljitä posedge / korkea signaali
~~~~~~~~~~~~~ 0 ~~~~~ Jäljitä negedge / alhainen signaali

Täytäntöönpanemiseksi reunaan herkkiä toimintoja olemme käyttäneet seuraavat kiertoon.Tämä piiri on kaksi etua:

1.Koostuu puhtaasti digitaalisia laitteita (toisin kuin suodattimet kuten aikaisempi vastaus).
2.Toiseksi, tämä piiri käyttää vain ve reuna laukeaa ffs.(Dual reuna laukeaminen yleensä ole suositeltavaa ASIC).

The Verilog pseudo-koodi piiri on:

Code:

DFF FF1 (. CLK (CLK),. RST (RST),. D (In),. Q (Q1));

DFF FF2 (. CLK (CLK),. RST (RST),. D (Q1),. Q (Q2));antaa Q_posedge = Q1 & ~ Q2;

antaa Q_negedge = ~ Q1 & Q2;

 

[karikalan_t79]

reuna-detektori

signaali eikä signaali - kasvaa
ei signaalia ja singal = kuuluvien
signaali XOR singnal = molemmat