FPGA design flow kysymys

[CMOS-babe]

Hei,
Tiedän itse, että synteesi on parhaillaan muuttamassa käyttäytymisen kuvaus laitteiston tulee netlist logiikkaa perusalkioiden ja kartoitus on parhaillaan kartoitetaan logiikkaa kohdistaa resurssit (LTY: n, MUX: n .. jne.) on se oikea?

mikä on hämmentävää minulle on, että kun klikkaan "näytä RTL kaavamaisen" prosessi ISE saan kaavamaisen, jonka osat ovat LTY: n varoista.ei tässä olla saatavilla kun kartoitus?

 

[nand_gates]

Olet oikeassa!
Muodostettaessa RTL mieltä tarvitset joitakin symbolikirjasto!Lyhyen
cut Methode ISE käyttää LTY: n symbolikirjasto!
Käytä SyplifyPro näet eron RTL mieltä ja netlist mieltä!

 

[CMOS-babe]

Hei nand_gates,
Tein virheen, katsoo RTL kaavamaisen prosessi osoittaa logiikkaa portit kun otetaan tekniikan kaaviokuva tuottaa yhden kanssa LTY: n, ja ne ovat erilaisia kaavioita, mutta tämä on vielä epäselvä, koska ajattelin, että LTY: n ja muiden resurssien käyttöä pitäisi esiintyä kartoitusmenetelmän, tai ehkä se on vain ensimmäinen arvailla, jonka synteesin avulla edustavat "Laitteen käyttö yhteenveto" antama synteesi lokitiedoston ....

 

[FLEXcertifydll]

Siirry kokeilla SyplifyPro FPGA suunnittelun virtaus, joka on Standar virtaus FPGA alalla.
Myös näkemykseen itsestäni, Debussyn on myös tehokas keino RTL koodia debug.ja aivan loistava työkalu rajat debug, se vähentää ur kehittää aikana.

 

[vryaag]

Katso siellä on eri kirjastojen että jokainen syntetisaattori käyttää, jos käytät teknillisiä niin saat LTY: n, jotka olette puhuneet muuta, jos käytät perusalkioiden sinun tulee gettting portit.joiden arvelet pitäisi päästä.
voidaan estää, että muutos kirjastojen priomitives saat mitä tarvitaan,

 

[phoenixfeng]

koska synteesi työkalu tehdä suunnittelun tiettyjen voimavarojen kohdentamista,

kartoitus on nostamassa netlist todellisuuteen FPGA-siru
FPGA design virta, ennen kartoitus, netlist ovat LTY, jne., sitten kartoitusmenetelmän laittaa LUTS todellisuuteen FPGA-siru