kellon sukupolvi

[chaitu2k]

kuinka di i perustuvat 5.2MHz Kello 25 MHz: n kellon Digital Domain ... olen yrittänyt käyttää laskurit, mutta se ei anna minulle desimaalin osaa ....

 

[dynoboy]

Hei jätkä,
Tämä on todella haastava tilanne ... antaa odottaa ja katsoa, kuinka monta jäsentä voi vastata ...
Mikä minusta tämä on todella monimutkainen secne on Digital Domain mutta voit mennä eteenpäin ja yrittää PLL: n tai jonkin tällaisia piirejä .... PLL voit muuttaa ref jännite tai joidenkin tuollaista ...

VIELÄ Yritän kuva tästä pois kun olen jo levittää ympäri, jos saan lisätietoja aion ehdottomasti palata ...

hei

 

[Radioheadin]

Kyllä, 50MHz/125 * 13 = 5.2MHz.Sinulla on integroitu PLL: n monia yhteisiä FPGA's.For ASIC-suunnittelu: sinun täytyy suunnitella ne itse!(ei pitäisi olla liian vaikeaa osalta taajuusalueella).

Vaan huolehtia kellon vaihe yhdenmukaistaminen!

 

[albertyin]

PLL voi ratkaista sen.
Mutta mitään helppoa tapaa?

 

[metallin]

Hei

Voit käyttää taajuuden jakajan SN74LS292.

mutta valitettavasti et ole kertoimella 10, joten sinun täytyy pelata noin.

Olen lomakkeissa täältä:

http://focus.ti.com/docs/prod/folders/print/sn74ls292.html

Terveisin

 

[jalkapallo]

PLL voi ratkaista sen.Jos haluat käyttää digitaalista piiri toteuttaa sitä, voit yrittää käyttää Mikronesian luoda useita kelloja.

 

[kkoko]

Voit tehdä esimerkiksi oskillaattori yksinkertaisia Invertor ja quarz.

 

[Teddykarhu]

Asiassa käytät PLL sinun tarvitsee vain PRESCALER kuin div 26 ja palaute jakajan 125.Tämä giv sen sinulle tarkkuudella 6.5ppm