kuka tahansa voi antaa minulle auttaa?

S

skycanny

Guest
Tällä hetkellä haluan toteuttaa virheen corrcet koodaus on FPGA.Olen oppinut vrilog HDL useita päiviä ja voi käyttää sitä kuvata yhteisiä sähköisiä piirejä.Samaan aikaan olen reqiued käyttää Xilinx laitteeseen.En pysty suunnittelemaan yksinkertaisia digitaalisia piirejä, joita verilog ja käyttämällä ISE ja ladata se demo aluksella.En kuitenkaan tiedä, mitä tehdä seuraavaksi.Becase Olen uusi EDA, erityisesti Xinlix.if kaikille, jotka ovat virhe oikea koodaus kokemuksia, auttakaa me.Tell minulle mitä teen seuraavaksi ja mitä minun pitää kiinnittää huomiota.

Regards!

 
Joka Xilinx eval hallituksen ur käytössä?
1.Kirjoita verilog koodi ECC-moduuli.
2.Kirjoita verilog testbench ja ECC-moduuli.
3.Älä simulointi ja korjaa bugeja mahdolliset ur ECC-koodin.
4.Syntesize ja tuottaa vähän tiedoston ur-moduuli
5.Lataa se FPGA.
6.Jos ur ECC moduuli on puhdas Kombinatoriset sitten voit käyttää
tulo vaihtuu soveltaa panoksensa ur-moduulin FPGA-aluksella ja
käyttö LED FPGA-aluksella näyttää ur tulosta.

7.Jos ur ECC-koodi ei Kombinatoriset Voit kirjoittaa synthesizable
testbench ja koota sen moduulin.Tässä tapauksessa voit käyttää
LED on FPGA-aluksella ilmoittaa testin hyväksytty tai hylätty!

Hope this helps

 
Hei, nand_gates, Kiitos vastauksistanne.Ja minusta on, että vastaukset voivat antaa minulle paljon oppaita.Aion kokeilla, koska toimet osoititte minulle ja jos minulla on ongelmia on edelleen niitä lähitulevaisuudessa, toivon että saan tukea ja apua teiltä.

Olen etsinyt sivustoja ja foorumeita jotka virhe oikean koodauksen internet, mutta epäonnistui.Voisiko joku tietää tällaisia sivustoja ja foorumeita esitellä minulle linkkejä auttaa minua!Kiitos jo etukäteen!
Hyvää uutta vuotta kaikille!

 
Löydät ilmaiseksi ECC ydin on opencores: http://www.opencores.org.uk/browse.cgi/filter/category_ecc
Tarkista se ehkä se auttaa ...

 
Nand_gates oli summerized kaiken, mutta hän jäi tärkeä tieto, joka on simuloida oman suunnittelun jälkeen paikka ja reitti malli joka syntyy kanssa ISE välineet standardin viivästyminen tiedosto "SDF", joka on syntynyt sen kanssa, näin voit olla Varmista, että malli olisi oltava syntetisoitu hyvin ja voivat työskennellä kellon nopeudesta aluksella, sitten u voi aloittaa laitteiston debug prosessi, joka voidaan toteuttaa eri tavoin, Nand_gates oli descriped helppo ratkaisu, että

That's all folks

 
Ensinnäkin kiitos, kaikki kaverit!

Oikeastaan minulla on vain yleistä ymmärrystä Abour ECC, joten tarvitsen foorumit ja sivustot keskustella ECC yksityiskohtaisesti.Uskon, että tämä antaa minulle suurta apua!

Vaikka olen tutkinut toimenpiteet antama nand_gates, en pysty kuvailemaan kaikkia ECC moduulin verilog.Itse asiassa, minun täytyy saada parempi käsitys ECC.

Joten Näyttäisitkö joitakin linkkejä käsitellään ECC teoriassa yksityiskohtaisesti.Minä arvostan teitä suuresti!

 
Voit yrittää tehdä todellinen hankkeen EV borad.

Tai voit lukea hakemuksen liitetiedoissa Xilinx verkkosivuilla.

 
sinun on päätettävä, ensimmäinen mitä ECC laji haluat, konvoluutio tai estää koodin, niin algoritmi, kuten Viterbi-algoritmia sitten mennä eteenpäin ja alkaa toteuttaa suunnittelua, jos sinulla on riittävästi tausta Verilog

thats all folks

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top