Mitä Math_Real Kirjasto

[Atena]

Hei kaikille,
Minulla on ongelma suunnittelu Math-prosessorin kanssa jako-operaattorilta, minun Xilinx 7,1 Ise ei edes toimia Floating-point-tyyppi, i yritti poistaa tämän ongelman ottamalla math_real kirjaston mutta epäonnistuu.Onko rajoitus Ise että estä minua ammatillisen suunnittelun kanssa lib kuten Math_Real tai Math_Complex?Voiko kukaan antaa minulle opas?Thanks in advance.

 

[echo47]

Jos viittaatte IEEE uivalla kohta VHDL,
en usko kenenkään VHDL synteesi työkaluja tukemaan liukuvan pilkun.Kelluvat kohta ei voida toteuttaa erittäin tehokkaasti tänään FPGA, joten useimmat suunnittelijat mieluummin integer algoritmeja.Jos todella tarvitsevat liukuva pilkku jotain,
harkitse käyttämällä "Floating Point 3.0"
ydinvalmiudet mukana Ise CORE Generator.Se on luettelossa "Math Functions".(That's in Ise 9.2i. En ole varma, mitä vanhempi versio.)

 

[Atena]

echo47 wrote:

Jos viittaatte IEEE uivalla kohta VHDL, en usko kenenkään VHDL synteesi työkaluja tukemaan liukuvan pilkun.
Kelluvat kohta ei voida toteuttaa erittäin tehokkaasti tänään FPGA, joten useimmat suunnittelijat mieluummin integer algoritmeja.
Jos todella tarvitsevat liukuva pilkku jotain, harkitse käyttämällä "Floating Point 3.0" ydinvalmiudet mukana Ise CORE Generator.
Se on luettelossa "Math Functions".
(That's in Ise 9.2i. En ole varma, mitä vanhempi versio.)

 

[echo47]

Useimmat VHDL ja Verilog Simulaattoreiden tukevat liukuvan pilkun.Vaikka FPGA logiikka käyttää kokonaisluku aritmeettinen, uiviin kohta on erittäin hyödyllinen, simulaatio testbench tuottaa ärsykkeen aaltomuotojen ja auttaa analysoimaan tuloksia.

Sinun Ise 7.1i voi olla vanhempi versio kelluvan-kohta ydin kirjastoon.En muista mikä versio Ise esitteli sitä.

Odotan Xilinx tai Al.tera tulee joskus saattaa uivalla-kohta aritmeettinen estää niiden FPGA.Kun näin tapahtuu, ne todennäköisesti lisätä Floating-point-tukea niiden VHDL / Verilog syntetisaattorin.

 

[Atena]

echo47 wrote:

Useimmat VHDL ja Verilog Simulaattoreiden tukevat liukuvan pilkun.
Vaikka FPGA logiikka käyttää kokonaisluku aritmeettinen, uiviin kohta on erittäin hyödyllinen, simulaatio testbench tuottaa ärsykkeen aaltomuotojen ja auttaa analysoimaan tuloksia.Sinun Ise 7.1i voi olla vanhempi versio kelluvan-kohta ydin kirjastoon.
En muista mikä versio Ise esitteli sitä.Odotan Xilinx tai Al.tera tulee joskus saattaa uivalla-kohta aritmeettinen estää niiden FPGA.
Kun näin tapahtuu, ne todennäköisesti lisätä Floating-point-tukea niiden VHDL / Verilog syntetisaattorin.

 

[echo47]

Olin vain vastata yhdellä lauseella "Olen myös sitä mieltä, että kelluva kallistus on tuettava kaikin HDL..."
Luultavasti tarkoitti sanoa "kaikki HDL syntetisaattori" eikä "mitään HDL".

Tietenkin, kuten olet havainnut,
tämänpäiväinen HDL syntetisaattoreiden yleensä eivät tue native HDL Floating-point-tyyppi.Sen sijaan he joskus antaa kelluva-kohta IP kirjastossa tai ydin.

Onneksi Simulaattoreiden tukevat native HDL uivalla-kohta.Tämä on ollut suureksi avuksi hankkeen Koepenkit.

Jos tarvetta kehittää matematiikka algoritmeja FPGA, sinun kannattaa käyttää MATLAB add-on-välineitä, kuten Simulink HDL Coder tai Xilinx työkalut - System Generator for DSP-ja AccelDSP.