Miten tarkistaa toimivuuden välillä CDL ja verilog RTL?

[yusq]

Circuit kaverit suunnitella piiri mukaan spec.Toisaalta, edessä kaverit kirjoittaa RTL-koodin mukaan spec.Miten voit tarkistaa ne toimivat samoin.Tiedätte simulointi ei ole hyvä tapa, koska sinun on otettava paljon vaivaa vertailla kahden tuloksen välinen verilog simulointi tuotannon ja HSPICE simulointi lähtö.

 

[blacklancer]

Mielestäni muodollinen tarkastus on hyvä tapa

 

[CatKing]

Verplex LEC voi tehdä täsmälleen

 

[avin11]

Mikä virallista tarkastusta?

 

[yusq]

Tiedän Conformal LEC, kuitenkin, kun käytät LEC poimia suuri circult, on hyvin vaikea debug.LEC syntyy jotain logiikkaa, kuten FF asetettuja ja palauttaa sitovat 0 jne. ..

 

[flypig]

Tiedän sysn opsys on työkalu, muodollisuus, joka voi tarkistaa netlist ja verilog RTL.

 

[farmerwang]

Käytä verplex (nykyisin Cadence), Conformal LEC

 

[Memphisiin]

Tietääkseni formail vahvistustyökalu kuten LEC nyt vain työn välillä RTL ja portti tasolla netlist nyt.

of verplex to perform the translation from spice netlist to gate level netlist in order to to the formal verification.

Jos haluat vertailla välillä mausteeksi netlist ja RTL, sinun ei pitäisi tarvita käännöstyökalu kuin blacktie
ja verplex suorittaa käännöksen mausteen netlist portille tasolle netlist jotta voidaan virallista tarkastusta.Kerro minulle, jos jotain korjattavaa, kiitos paljon ...

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Räpyttää" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Hymyillä" border="0" />

 

[gerade]

muodollisuus from syn0psy, CVE alkaen Infineon

 

[albertyin]

Jos et voi upottaa verilog netlist teidän kaavamaisen, voit mennä virallista tarkastusta.
Jos sinulla on vain CDL (miksi ei Spice?), Sinun täytyy tehdä script ohjelma muuntaa CDL on verilog muodossa, mutta muunnetaan verilog netlist, kaikki portit on asetettu InOut.