Muisti: Pieni ongelma

[sameem_shabbir]

Olen kopioinut kielen malleja jos inpri = oject navigator tehdä estää ram

Onko olemassa timming rajoituksia tähän kenttään RAM tai se on vain reg array.

Nyt pitäisi antaa tietoja ja päivittää addr on positiivinen reunalla CLK
tai minun pitäisi päivittää addr klo negedge CLK ja antaa tietoja posedge.

Joka voisi toimia paremmin

 

[xtcx]

Oletan ei timming rajoituksia paitsi lukea tai kirjoittaa.Ensinnäkin osoite ja sitten antaa lukea \ write.So koska käytin Block RAM, lähtö aina lukittuna (from Block RAM osoite kohta).Joten jos annat uuden osoitteen lukea käytössä, se automaattisesti lukot osoitteeseen: n tiedot.

 

[darylz]

saat ajoitus spec alkaen FPGA lomakkeessa., ja sinun on parasta aloittaa ja näytteen samalla reunat.

 

[echo47]

Mainitsitte Project Navigator, joten oletan, että tarkoitatte nykyaikaisen Xilinx FPGA.Block RAM on ystävällinen synkroninen laite, joka käyttää positiivista kellon reunaa.Se käyttäytyy kuin iso rekisteri matriisi, vaikka kellon-to-tuotos viive on yleensä hitaampaa kuin viipale floppi.Useimmissa hankkeissa sinun ei tarvitse huolehtia paljon Block RAM: n tarkkoja tietoja, mutta jos tarvitset niitä katso "siirtyminen ominaisuudet-osassa FPGA tiedotteessa.

Jotkut Xilinx FPGA tarjota erityisiä Block RAM ominaisuuksia, kuten valinnainen rekisteri, joka parantaa kellon-to-output viive.Lue eri ominaisuuksia sinun FPGA-käyttöopas.