Ohje ASIC-hankkeet

[bobjee]

Hi All,

Minun täytyy suunnitella hankkeen spec varten tietysti.Kurssi tarvitsee suunnitteluprojekti joka edellyttää Verilog.The Verilog-koodi on syntesoiduista käyttäen kadenssi.Voiko noin ehdottaa minulle hyviä hankkeita tai joitakin ajatuksia, joita voin suunnitella spec päälle.

Kiitos

 

[ljxpjpjljx]

kuinka paljon koko ei suunnittelua tarvitaan?

 

[bobjee]

Hei,

Hanke on tietenkin hanketta.Se on 8-10viikkoa saattamaan hankkeeseen.

Olisi hienoa, jos hankkeen idea voi olla reaaliaikaisesti sovelluksia.

Kiitos

 

[pgbackup]

Check out opencores.org.Monet porausnäytteet on synthesizable.

Hyvä hanke saattaa olla ALU tukevat IEEE-754 lisätoiminto / sub, mult, div

 

[bobjee]

Hei,

Olen tarkistanut opencores.org.Olen löytänyt muutamia mielenkiintoisia hankkeita tuolla.En kuitenkaan usko, että niitä voidaan käyttää kurssin hankkeeseen.Voiko noin auttaa minua pois muutama lisää ideoita.

Kiitos

 

[pini_1]

USB täydellä nopeudella lopullinen hanke-ehdotuksen
http://bknpk.no-ip.biz/usb_invitation_for_final_pj.html