Ohje: miten arvioida terveystilinpitojärjestelmän ADC?

[kelme]

Hei, kaikki.Minulla on kysymys Help: Kun design näyte / pidä piiri,
haluan tietää, miten arvioida.
SHA on tärkeä osatekijä.Luulen, että pitäisi tehdä trans simulointi ja ottaa fft.Onko se ok?Yleisesti ottaen 10bit ADC, mikä on spec että SHA pitäisi saavuttaa?
Odottaa vastauksenne ja kiitos etukäteen.

 

[wued]

käyttäen PSS / pac vuonna spectreRF

 

[simon110]

voit tehdä trans simulointi ja ottaa fft.
kun teet trans simulointi, voit löytää tietoja, kuten asettumisaika time.for, kuten 10bit 80m putkijohdoissa ADC, että asettumisaika olisi enintään 5.5ns (sulje pois nonoverlap aikaa), koska dynaaminen eritelmä, kaikkein tärkeää on SNDR ja SFDR.saadaksemme ENOB kuin 10bit, että SNDR> 62dB vaikka taajuus = fsample / 2

 

[ezt]

Hi wan,
Sinun tulisi käyttää ohimenevä analysointi ja siirtää tulokset MATLAB tai muu ohjelmisto soveltuu matematiikka laskelmat (I aina mieluummin käyttää MATLAB).Sitten voit tehdä FFT-toiminto ja löytää SFDR ja SNDR teidän S / H front-end vaiheessa.Koska tässä vaiheessa on front-end, että koko järjestelmä, joten sen suorituskyky olisi parempi suorituskyky koko rakenne, muuten suorituskyky ADC olisi huonontunut.
Kuten simon110 sanoi, asettumisaika on tärkeää.Sen pitäisi ratkaista alle puoli-cycle (TS / 2).Sitä virheestä johtuva rajoituksia, koska se on ensimmäinen vaihe, ja jos lähdemme siitä, että sen palautetta tekijä on lähellä "1" (joka ei yleensä tasan 1 ja siten dc-voitto olisi suurempi), DC-voitto ja SHA olisi suurempi kuin 2 ^ 10 (n. 60dB).
Älä unohda panos teidän ADC on tuotoksen front-end SHA.Näin ollen paremmin front-end S / H vaiheessa, sen parempi koko ADC suorituskykyä!

Terveisin,
EZT

 

[TiwstedNeurons]

Hei, Simon110

Jotta 10bit 80m ADC.Entä jos minulla caculate että asettumisaika rajoittaminen tällä tavoin (olettaa puoli-cycle):

2 ^ 10 = 1024 ---> 1 / (2fs) <7tau -----> tau <1 / (14fs) ------> tau <3,57 ns

Joten pyydän teitä haluaisin tietää, miten saat 5,5 ns?thx

 

[kelme]

Kiitos, ezt ja simon110
Tein trans simuloinnin eri panos taajuus ja otti fft kanssa Matlab.Sain SINAD on 79.8dB klo Nyquist rate (näytteenottotaajuus on 40MSps), että correpond on 13ENOB.Kun i kasvoi tulosignaalin taajuus 51MHz, olen todennut, että SINAD droped on 67dB (11ENOB).Olen ymmälläni, miksi SINAD droped niin.
Ja suurempi panos välein, differnce työpanoksen arvo ja vastaavat tuotannon arvo tuli lager, especailly enintään kaltevuus Sin panos aaltnko oikein, ja miksi?Mielestäni Jitter ei ole syytä, koska olen yrittänyt with a deal CLK generaattori.

TiwstedNeurons, "5.5ns" ei ole tarkka arvo asettumisaika, simon110 halua sanoa asettumisaika olisi alle TS / 2 (6.25n).Ilman laskussa, ja nousee aikaa ja nonoverlap aikaa, voimme asettaa 5.5ns asettumisaika.

 

[simon110]

Hei, TiwstedNeurons
Jotta 10bit 80m ADC.Entä jos minulla caculate että asettumisaika rajoittaminen tällä tavoin (olettaa puoli-cycle):

2 ^ 10 = 1024 ---> 1 / (2fs) <7tau -----> tau <1 / (14fs) ------> tau <3,57 ns

Joten pyydän teitä haluaisin tietää, miten saat 5,5 ns?thx

1.5.5ns ei ole laskettu minun on simulaatio johtua minun nonoverlap kello piiri, se on vain esimerkki, ei tarkka value.just kuin wan sanoi: "5.5ns ei ole tarkka arvo asettumisaika, simon110 halua sanoa asettumisaika olisi alle TS / 2 (6.25n). Ilman laskussa, ja nousee aikaa ja nonoverlap aikaa, voimme asettaa 5.5ns asettumisaika. "

2.
a.on 10bit 80m ADC, ensimmäisessä, sinun pitäisi varmistaa koko virhe SHA alle 1 / 2 LSB eli 1 / 2 ^ 11.
b.jos hyväksyy läppä noin SHA, koko virhe sisältää virheen aiheuttama rajallinen voitto ja GBW; jos valita maksun siirto sha, koko virhe olisi myös kondensaattori epäsuhta.
c.Jos asetuksia (läppä noin tai maksun siirto) on valittu, sinun tulisi jakaa virhe kahden (tai kolme) tekijät.
d.Tämän jälkeen voit laskea eritelmässä.Lisätty jälkeen 44 minuuttia:Hi wan

1.Puhuitte keräysmäärän 40MSps, joten signaalin fre.olisi alle 20MHz, joten jos syötteesi fre.on 51MHz, että taajuuksia overlapp toisilleen jyrkkä lasku on SINAD on väistämätöntä.

2.sanoitte "Ja suurempi panos välein, differnce työpanoksen arvo ja vastaavat tuotannon arvo tuli lager, especailly enintään kaltevuus Sin panos aalto. Onko oikein, ja miksi?
Mielestäni Jitter ei ole syytä, koska olen yrittänyt kanssa sopimuksen CLK generaattori. "

.

Uskon, että ilmiöitä on luonnollista.
minun syitä ovat seuraavat:

a.when the input fre.

voitto teidän op amp on rajallinen ja riippuvainen panos fre. A A (f), ei vakio!

kun panos fre.tulla suuremmiksi voitto teidän op amp vähenee, joten staattinen virhe SHA kasvavat, differnce panos-arvo ja vastaavat tuotannon arvo oli suurempi.

b.että GBW teidän op amp on rajallinen, kun signaalin kasvavat, op amp reagoivat hitaasti, se on väistämätöntä.enintään kaltevuus Sin panos aalto, tuotantopanoksista vaihdella nopeasti eniten nopeutta teidän op amp on hitain!

toisin sanoen, se on rajallinen voitto ja rajallinen GBW jotka aiheuttavat phenomna!Oma neuvoja:

niin kauan kuin differnce välillä tulo-arvo ja vastaavat tuotannon arvo on välillä teidän virhe sido pahimmassa tapauksessa tilanne, phenomna on hyväksyttävää.pahin tilanne: panos taajuus = fsample / 2 ja max kaltevuus Sin panos aalto.

 

[kelme]

Kiitos simon110 suuresti apuanne.Minulla on muita kysymyksiä.1.

/
1.Puhuitte keräysmäärän 40MSps, joten signaalin fre.olisi alle 20MHz, joten jos syötteesi fre.on 51MHz, että taajuuksia overlapp toisilleen jyrkkä lasku on SINAD on väistämätöntä. /Olet oikeassa siinä, että taajuuksia overlapp kun panos taajuus ylittää Nyquist taajuus.Mutta SINAD on hyvin suunniteltu ADC laskee hitaasti, vaikka panos frequecy ylittää.Voimme nähdä, että joidenkin asiakirjojen ja PHD thesis alkaen UCB: lle.

.

/ / Mielestäni ilmiöitä on luonnollista.
minun syitä ovat seuraavat:
.

a.when the input fre.

voitto teidän op amp on rajallinen ja riippuvainen panos fre. A A (f), ei vakio!

kun panos fre.tulla suuremmiksi voitto teidän op amp vähenee, joten staattinen virhe SHA kasvavat, differnce panos-arvo ja vastaavat tuotannon arvo oli suurempi. /Dc voitto OTA vuonna THA on 90dB.Klo 10MHz input, avoimen piirin saada laskee 50dB.Jos laskemme saada virhe 1/Aβ, On selvää, että 50dB on liian pieni voitto virhe.Keräysmäärän jatkuva 40Msps, arvot huomioon opamp on kiinteä vaikka signaalin taajuuden kasvaessa.Ja "A" on saada virhe 1/Aβ on aina dc saada arvoa?/ / Omat neuvoja:

niin kauan kuin differnce välillä tulo-arvo ja vastaavat tuotannon arvo on välillä teidän virhe sido pahimmassa tapauksessa tilanne, phenomna on hyväksyttävää.
[/quote] //pahin tilanne: panos taajuus = fsample / 2 ja max kaltevuus Sin panos aalto.

[/ lainaus] / /

Kuten sanottu: vuonna pahin tilanne, ero tulosignaalin arvo ja vastaavat tuotannon arvo on pienempi kuin 1/2LSB?ja miksi 1/2LSB?Kiitos!

 

[simon110]

Hi wan

1. "Olet oikeassa siinä, että taajuuksia overlapp kun panos taajuus ylittää Nyquist taajuus. Mutta SINAD on hyvin suunniteltu ADC laskee hitaasti, vaikka panos frequecy ylittää. Voimme nähdä, että joidenkin asiakirjojen ja PHD thesis alkaen UCB"

Mielestäni sinun pitäisi tutkia SFDR ja THD kun simuloida teidän SHA klo Syöttöparametrin taaj.alk. 20MHz ja 51MHz.Jos löydät SFDR tai THD pudottamalla nopeasti ja SNR pudottamalla solwly sitten syy, joka aiheuttaa oman SINAD pudottamalla nopea vääristymä teidän SHA eikä melua.

2 ". Tasavirtalähteitä voitto OTA vuonna THA on 90dB. At 10MHz input, avoimen piirin saada laskee 50dB. Jos laskemme saada virhe 1/Aβ, On selvää, että 50dB on liian pieni voitto virhe. Keräysmäärän vakio 40Msps, arvot huomioon opamp on kiinteä vaikka signaalin taajuuden kasvaessa. Ja "A" on saada virhe 1/Aβ on aina dc saada arvo? "

Mielestäni olen sitä mieltä, että "A" on saada virhe 1/Aβ ei aina dc saada arvo tarkkaan ottaen on β riippuu myös taaj. Eli β on β (s)3."Kuten sanottu: vuonna pahin tilanne, ero tulosignaalin arvo ja vastaavat tuotannon arvo on pienempi kuin 1/2LSB? Ja miksi 1/2LSB? Kiitos!"

koska quantization virhe jaetaan ą1/2LSB, jos muut virhe ADC (sisältää kaikki staattinen virhe ja dynaamisin ones) on alle 1/2LSB, koko virhe on alle 1LSB, joten ADC antaa oikea digitaalista koodia.