Onko VHDL niin monisanainen?

[presto]

Olen newbie to VHDL.Käytin Verilog ennen.Joten minun mielestäni voi olla väärässä.

Kuitenkin, minun täytyy ilmoittaa "komponentti", kun käytetään "yhteisö" "arkkitehtuuri" parin toisen "arkkitehtuuri"?Ja jos on, niin mitä jos kehitystyön aikana, "yhteisö" tarpeet muuttuvat aika ajoin, niin olen manuaalisesti päivittää "komponentti" delaration samoin?

Lisäselityksiä arvostetaan.

 

[omara007]

u ei voi tehdä muutoksia yksikön ala-osa ..ja kyllä u on instantiate osa-osa korkeampi comp.arkkitehtuuri ..

Kaikki u voi tehdä, on jättää joitakin osa-osan satamien kelluvat kun instantiated on korkeampi osa ..

 

[Roger]

presto kirjoitti:

Olen newbie to VHDL.
Käytin Verilog ennen.
Joten minun mielestäni voi olla väärässä.Kuitenkin, minun täytyy ilmoittaa "komponentti", kun käytetään "yhteisö" "arkkitehtuuri" parin toisen "arkkitehtuuri"?
Ja jos on, niin mitä jos kehitystyön aikana, "yhteisö" tarpeet muuttuvat aika ajoin, niin olen manuaalisesti päivittää "komponentti" delaration samoin?Lisäselityksiä arvostetaan.

 

[maestor]

Hei,

Ehdotan on paketin kaikkien osien määritelmät ja sitten vain "käyttää" sitä tarvittaessa.

Joten voit lisätä ...

Kirjasto työtä;
käytön work.project_pkg.all;
käytön work.project_comps.all;

tiedoston, jossa ur menee instantiate yksikkö.

-maestor

 

[the_penetrator]

presto sanoo:
> In VHDL - minun täytyy ilmoittaa "komponentti", kun käytetään "yhteisö"
> "Arkkitehtuuri" parin toisen "arkkitehtuuri"?

Että oikeudellinen VHDL.Sinulla ei ole kaiken tämän, mutta.Voit ilmoittaa kaikille osille "paketin" ja kuuluvat yksikön arkkitehtuurin tiedostoja ei tarvitse kirjoittaa osa ilmoituksista.

Uskon, että jaarittelu on tekemistä Ada tai possibily kanssa malli elabaration joka käyttää VHDL-kokoelma työkaluja.

> Ja jos on, niin mitä jos kehitystyön aikana, "yhteisö" on> muuttuvat aika ajoin, niin minun on manuaalisesti päivittää
> "Komponentti" delaration samoin?

Jos muutat yksikön, voit vaihtaa moduulin satamissa, joten luonnollisesti päivittää vastaava osaa myös.Kuitenkin monissa tapauksissa voit uudelleen yleinen yksikkö arkkitehtuuri käyttämällä Generics, maailmanlaajuiset parametrit (pakkauksessa), tuottaa lausunnot.

Voit myös olla erilaiset arkkitehtuurit ja sama yksikkö, ja voit asettaa jokaiselle instantiated "sataman kartta" erityiset täytäntöönpanoa tahdot "asetukset".

Tiedän, se kuulostaa verbose verrattuna Verilog, mutta tämä ei välttämättä miinus.Muistan *** huono *** tyyppi käsittelyä Verilog, ettei moniulotteisen taulukon ja niin ja niin kauan.Kaikki nämä asiat, SystemVerilog varastaa pois VHDL tuottaa parempaa Verilog.

Suuri PLUS on Verilog on yksinkertaisuus kieli: Helpompi jäsentimiä, helpompaa työkaluja ....

the_penetratorŠ

 

[Asser]

Monia asioita, jotka näyttävät olevan epäselvä VHDL
avulla voidaan säästää aikaa etsiä virheitä monissa tavallista tapauksissa.
Yksikkö liitäntä tekee myös.
Sitä paitsi, pidän VHDL sen sanan rekisterin koskemattomuutta.

 

[the_penetrator]

Asser: Olen samaa mieltä paljon teidän kanssanne.

Tein Verilog 6 vuotta sitten ja alkoi learing VHDL vuodesta 2000.Olen VHDL-fani, koska sen tyypin johdonmukaisuutta ja että lähes mikään Verilog epäselvyyksiä.

Hyvä Verilog luultavasti tulee (on) SystemVerilog, koska tämä on hyviä uusia ominaisuuksia, ja paljon hyviä VHDL juttuja kuin hyvin.

Oikein käytettyinä, VHDL *** on *** historiallisesti ensimmäinen järjestelmän suunnitteluun kieli.Ehkä ei, että voi tätä tarkoitusta varten SystemC mutta monet varhaiset pyrkimykset käyttää sitä sillä tavalla.Katsokaa historiallisen 1992-1997 paperit osaltaan on VIUF sivustosta (Google-hakuja, en muista linkkiä).

hurraa

the_penetratorŠ

 

[presto]

Thank you guys for input.

Olen edelleen sitä mieltä VHDL niin ......Ehkä olin harrastanut jonka Verilog joustavuutta.

Olen kuitenkin miettinyt, miten tämä VHDL:

Vuonna Verilog, käytän # ifdef ...# endif tehdä alkuun moduulin koodi soveltuu sekä simulointi ja synteesi.Voinko tehdä vastaava asia VHDL?Oppikirja kertoi "yritys" voi olla erilaisia "arkkitehtuuri" eri tarkoitukseen.Tässä tapauksessa vain "yhteisö"-t ja simulointi ja synteesi ovat erilaisia, mutta toiminnallisesti ne ovat samat.Esimerkiksi simulaatio moduulin saa sen panosta tiedoston ja synteesi moduulin saa sen panosta nastat.Mitään ehdotusta?

 

[the_penetrator]

presto sanoo:
> Olen miettinyt, miten tämä VHDL:

OK, mennä eteenpäin.

> In Verilog, käytän # ifdef ...# endif tehdä alkuun moduulin koodi sopii> sekä simulointi ja synteesi.Voinko tehdä vastaava asia
> VHDL?

Kyllä.Ehdollista tuottaa lausuntoja.Se on helppo ja tehokas.Teen näin paljon (sisältää tai olla erityinen moduuli, tai valitaan välillä täysin eri moduulien)

> Oppikirja kertoi minulle "yritys" voi olla erilaisia "arkkitehtuuri" on
> Eri tarkoitukseen.Tässä tapauksessa vain "yhteisö"-t ja simulointi
> Ja synteesin ovat erilaisia, mutta toiminnallisesti ne ovat samat.

Just arkkitehtuurit (saattaa olla) erilaisia.

> Esimerkiksi simulaatio moduulin saa sen panos tiedosto ja
> Synteesi moduulin saa sen panosta nastat.Mitään ehdotusta?

Olen tehnyt niin paljon ja ohjeita muistin alustamista.Olen merkkijono yleinen ja joidenkin simulointi-koodilla.Jotta simulaatio luin tiedostoa.Synteesiin, sinun täytyy jättää tämä osa kokoelma (synteesin avulla pragmas) tai voit myös tehdä tästä syntyy ...Mutta mielestäni ensimmäinen tapa on entistä parempana täällä.

Tarkista myös LPM (kirjaston parameterized moduulit) käyttää Altera FPGA.Xilinx on myös jotain vastaavaa.LPM on kuormitettavien muistipiirit (file initialization) ja simulointi.Samoja elementtejä käytetään synteesi.Myös FPGA voit preload muistoja bittivirtaa, mutta tämä ei ole kannettava VHDL.

hurraa

the_penetratorŠ

 

[DJ_Dream]

Joo - VHDL ja Verilog ovat eri kieliä, mutta samaa käsite! DJD