OOPS Järjestelmäasetuksissa Verilog

[vjm16]

Hi all,

Onko syvää ymmärrystä oho, jotta voitaisiin oppia järjestelmän Verilog?(Älä muistettava, älykäs uuden järjestelmän Verilog)

Thanks in advance,
VJM

 

[mssajwan]

NOP .... hyvä, jos u tiedä Verilog ...... kuin u alkavat u saavat tietää.

-Manmohan

 

[vizpal]

On vain muutamia ymmärrystä OOP ja C ...
Voit aloittaa lukemalla SV LRM ja u ymmärtää näiden käsitteiden ....Ei tarvitse saada huolissaan
n. OOP ja C !

 

[anant]

jos olet käyttänyt vera / e eivät käsitteet ovat samat.
ei tarvitse opetella c .

 

[foster_cn]

ehdottomasti, oop käsite on hyödyllinen piristyvän.pls
ks. tämän säikeen myös:
ftopic275946.html

 

[ahliang]

vain alku, ei nend opiskella opp kieli

 

[sanjay11]

ei ole tarpeen tietää oop täysin, mutta perustiedot understaning on välttämätöntä.
Katso Chris Spear
n System Verilog varaa.Terveisin,
Sanjay

 

[donald007]

Voit oppia perusajatuksena on OOP, voit alkaa käyttää SystemVerilog.Kokeile esimerkiksi koodi on hyödyllistä.

 

[www.testbench.in]

Ala oppimisen SV,

U voi oppia OOPS käyttäen SV.Ei tarvitse olla ennakkoon tietoja oho aloittaa SV.Gopi
www.testbench.in

 

[boardlanguage]

Kuten muut ovat sanoneet, että tausta OOP on hyötyä, mutta ei aivan välttämätöntä aloittaa Systemverilog.

Systemverilog on useita eri osa-alueilla painopiste: suunnittelu
ja mallinnus (RTL), tarkastus (TB), väitteitä
ja kattavuutta.

Tarkastus (TB) näkökohta on ehdottomasti haastavimmista.Ja tässä, jos tausta OOP tai toiseen HVL (kuten e tai VERA) todella auttaa.

Haluan keskittyä oppimiseen RTL rakentaa ensin, käytännössä niitä vähän, sitten puuttua TB konstruktioita seuraavaksi.

 

[Bywater]

vjm16 wrote:

Hi all,Onko syvää ymmärrystä oho, jotta voitaisiin oppia järjestelmän Verilog?
(Älä muistettava, älykäs uuden järjestelmän Verilog)Thanks in advance,

VJM