simulointi on eri rekisteri tasolla ja porttikohtaisen tasolla

[gepo]

Hei, kaikki
Löysin outo ongelma.
Olen rekisteriä tasolla Verilog tiedosto mips.v ja porttikohtaisen tasolla Verilog tiedosto mips_struct.v joka syntyy suunnittelun kääntäjään ja Synopsys.A testbench Asiakirjatyyppi: mips_test.v
kuitenkin, kun suorittaa simulointi mips.v käyttäen modelsim.Tuloksena on oikeassa.
Mutta kun olen käyttänyt samaa testbench ja portilla tasolla Asiakirjatyyppi: mips_struct.v tehdä simulaation avulla modelsim.Tuloksena on täysin erilainen.

Any ideas?

KiitosLisätty jälkeen 4 minuuttia:whethere on jonkin verran todentaminen työkalu tarkistaa eri desings?

Kiitos

 

[ljxpjpjljx]

RTL simulointi tarkastaa toiminnan suunnitteluun samalla Gate tasolla simulointi tarkistaa ajoituksen suunnittelu!

 

[gaobin0628]

Mahdollisuuksia on monia:
Ensinnäkin: Olet RTL koodia ei hyvässä muodossa synteesi, joka aiheuttaa epäyhteneväisiä RTL koodi ja portti tason koodin.
Toiseksi: on ajoitus loukkauksista.
Kolmanneksi: SDF tiedosto tarvitaan simulointi työkalu.