A
ahmad_abdulghany
Guest
Hei kaikki, kiitos kiinnitettävä huomiota viisi minuuttia, ja ystävällisesti osallistua minut ajattelemaan tätä asiaa ....
Olen opiskellut jonkin verran, ei liian vähän, aiheista jotka koskevat PLL ja sen soveltaminen MS-ASIC desig, ...
alkaen ymmärrystä perusasetuksen PLL kanssa PD ja sen differene tyypit ja tilaukset (jopa tyypin II kolmas järjestyksessä) ...
sitten siirtynyt CP-PLL, tutkittu perustullinsa toimintaa ja itroduced vaihe melua asiasta, ja myös tutkittu panos nousevaan järjestykseen ja tyyppi eri parametreja, kuten nopeuden ja vaihe melu (jopa tyypin II kolmas järjestyksessä)
Tämä oli pääasiassa perustutkimuksen PLL ..
Myös, että PLL sovelluksia, I tutkittu miten sitä käytetään FM tai FSK modulaattori / demodulaattori sekä tapauksessa PSK ...myös frequeny syntetisaattoreiden kanssa PLL joko interger tai jakeittain N ...
Myös tutkittu CDRs; eri niitä ja adv / haitat kunkin yli muiden ..
MUTTA, tämä oli ennen kaikkea estää kaavioiden nähdä, tai toisin sanoen, Järjestelmäasetuksissa tason kannalta, joilla on vähän piirejä eri VCO:
n kokoonpanoissa PFD: n, suodattimet, ... jne.mutta ei tasoa syvä piirin suunnitteluun, ja siten, ei ulkoasu ei todentaminen ...
NYT, ongelma on, olen tarkoitus työskennellä hankkeen PLL suunnittelua, ja minun on en-voimassa tai vahvistaa liian manythings ennen i läpi kyseisen hankkeen ..that's I'm odottaa teiltä,Toivon kommenttejannesorry for the kauan aihe ..
Kiitos paljon etukäteen,
Ahmad,
Olen opiskellut jonkin verran, ei liian vähän, aiheista jotka koskevat PLL ja sen soveltaminen MS-ASIC desig, ...
alkaen ymmärrystä perusasetuksen PLL kanssa PD ja sen differene tyypit ja tilaukset (jopa tyypin II kolmas järjestyksessä) ...
sitten siirtynyt CP-PLL, tutkittu perustullinsa toimintaa ja itroduced vaihe melua asiasta, ja myös tutkittu panos nousevaan järjestykseen ja tyyppi eri parametreja, kuten nopeuden ja vaihe melu (jopa tyypin II kolmas järjestyksessä)
Tämä oli pääasiassa perustutkimuksen PLL ..
Myös, että PLL sovelluksia, I tutkittu miten sitä käytetään FM tai FSK modulaattori / demodulaattori sekä tapauksessa PSK ...myös frequeny syntetisaattoreiden kanssa PLL joko interger tai jakeittain N ...
Myös tutkittu CDRs; eri niitä ja adv / haitat kunkin yli muiden ..
MUTTA, tämä oli ennen kaikkea estää kaavioiden nähdä, tai toisin sanoen, Järjestelmäasetuksissa tason kannalta, joilla on vähän piirejä eri VCO:
n kokoonpanoissa PFD: n, suodattimet, ... jne.mutta ei tasoa syvä piirin suunnitteluun, ja siten, ei ulkoasu ei todentaminen ...
NYT, ongelma on, olen tarkoitus työskennellä hankkeen PLL suunnittelua, ja minun on en-voimassa tai vahvistaa liian manythings ennen i läpi kyseisen hankkeen ..that's I'm odottaa teiltä,Toivon kommenttejannesorry for the kauan aihe ..
Kiitos paljon etukäteen,
Ahmad,