S
shenql
Guest
Hei, kaikki
Juoksen VHDL Core on Modelsim XE 6,2, It's all right!
mutta kun lisään tähän lähteestä ISE hankkeen ongelma on tulossa ...
osa core:
GetData: prosessi (CLK)
Tyyppi dtype on array (0-1535) on kokonaisluku alue 0-255;
kirjoita teksti on tiedoston integer;
file infile: teksti on "D: / test3.eti";
muuttujan i: integer: = 0;
muuttuvan tiedon: dtype;
while (i <1536) loop
- Silmukka lukemiseen tiedosto
read (infile, tiedot (i));
virhe "VIRHE: Xst: 796 -" D: / Xilinx92i/ETI/ETI.vhdl "line 83: VHDL lähde ilmaisu ei vielä ole:" FileDeclaration "."
kuka tietää tämän?auttakaa minua, kiitos
Juoksen VHDL Core on Modelsim XE 6,2, It's all right!
mutta kun lisään tähän lähteestä ISE hankkeen ongelma on tulossa ...
osa core:
GetData: prosessi (CLK)
Tyyppi dtype on array (0-1535) on kokonaisluku alue 0-255;
kirjoita teksti on tiedoston integer;
file infile: teksti on "D: / test3.eti";
muuttujan i: integer: = 0;
muuttuvan tiedon: dtype;
while (i <1536) loop
- Silmukka lukemiseen tiedosto
read (infile, tiedot (i));
virhe "VIRHE: Xst: 796 -" D: / Xilinx92i/ETI/ETI.vhdl "line 83: VHDL lähde ilmaisu ei vielä ole:" FileDeclaration "."
kuka tietää tämän?auttakaa minua, kiitos