Verilog KOODI OHJE

[haxaan]

Tarvitsen apua loppuun minun lukukauden hankkeen Verilog.Olen tehnyt koodi ja se on kotimaista hyvin, mutta kun yritän simuloida,
saan kymmeniä virheitä.Aion suuresti, jos joku voi ohjata minua tämän coz Minun täytyy siirtää koodin Spartan-3 FPGA hyvin pian.Tässä on täydellinen koodi olen mustered nyt:

/ / MAIN ärsyke tiedosto
Code:

moduuli tärkeimmät ();

reg CLK;

reg allekirjoittanut [31:0] WORD;

lanka [7:0] paraabeli;

lanka [7:0] PHASE;

lanka KIRJAUDU;

lanka [6:0] TEMP;

//--------------accumulator_phase pa (. sana (Word),. CLK (CLK),. vaiheen (vaihe),. allekirjoittaa (KIRJAUDU));

parabola_gen pg (. vaiheen (vaihe),. paraabeli (TEMP));

format_converter fc (. signed_parabola (TEMP),. sign_ac (KIRJAUDU),. out_bits (paraabeli));alkuperäinen / / Kello generaattori

aloittaa

CLK = 1'b0;

WORD = 32'b0;

WORD [13] = 32'sh01000000;loppu

aina

aloittaa

# 20 CLK = 1'b1;

# 20 CLK = 1'b0;

# 20 CLK = 1'b1;

# 20 CLK = 1'b0;

loppualkuperäisen

$ seurata ($ stime, CLK, Word, paraabeli);endmodule