VHDL-tai Verilog

S

svarun

Guest
Hi all,
Olen tutkija, joka on tutustuminen perusteet HDL now.I haluaisin tietää, onko oppia VHDL tai Verilog.My vaatimukset
että se auttaa minua nopeasti suunnittelu FPGA perustuu valvojien minun työtä.
Tietenkin se olisi helppo learn.In tämän osalta, johon minun pitäisi yrittää opiskella?Kiitos paljon.

 
Hei,

Olen pahoillani, mutta tämä voi kukaan sanoa sinulle!Olen ohjelmointi VHDL yli 5 vuotta.Kun näen Verilog lähde Ymmärtääkseni myös!Mielestäni, jos ymmärrät, yksi näistä kielistä sinun ei tarvitse kauan vaihtaa niiden välillä.
Kun haluat aloittaa HDL mielestäni siinä ole eroa, jos alkavat VHDL-tai Verilog.Euroopassa (~ 75%) että yrityksen käyttää normaalisti VHDL USA: ssa (80%) he käyttävät Verilog.VHDL on IEEE pätevyyskirja ja uskon Verilog ei.
Toivon, että auttaa teitä valinta!

Phytex

 
Verilog on suosittu USA: ssa ja Japanissa, mutta VHDL Euroopassa (esim. ESA tai spin off-yrityksistä, jotka tarjoavat IP).

Henkilökohtaisesti pidän parempana VHDL.Minulla alkoi Verilog mutta tämä kieli puuttuu joitakin hyödyllisiä konstruktioita,
esim. moniulotteinen matriisia.Sen sijaan, että saat kirjoittaa hyödyllinen koodi aiemmin Verilog thatn VHDL.

VHDL on parempi "koodaavia uudelleenkäyttö",
joka on kehitysmaiden maaohjelmien voidaan käyttää SOCs.On kuitenkin olemassa taitava insinöörejä molemmin puolin.Tai että molempien kielten käyttäminen.

the_penetratorŠ

 
Olen ollut koodauksen HDL noin 6 vuotta.Ensimmäinen vuosi olen käyttänyt VHDL, mutta sen jälkeen, että olen siirtynyt Verilog lähinnä siksi, I m tuottavampia käyttämällä Verilog.Koodi on kirjoitettu Verilog on puolittaa koko VHDL-koodin ja minun mielestäni on selkeämpi ja helpompi ymmärtää ja helpompi vianetsinnän.Tämän vuoksi olen voinut löytää bugeja paljon nopeammin Verilog.I m suunnittelussa yksinomaan Xilinx FPGA (Virtex, Virtex-II).Monet Verilog haittoja, mukaan lukien yksi korostanut the_penetrator, poistetaan kanssa uuden tarkistamista Verilog standardin (Verilog 2001).Jos olet uusi HDL, ehdotan, voit aloittaa Verilog.

igorsat

 
IMHO, jos olet expierence C-ohjelmointi, paras aloittaa Verilog.Verilog syntaksia kuten C, VHDL kuten ADA.Mutta voi olla FPGA suunnittelu sinulle parempaa käyttöä kaavioiden syöttöä?

 
Minulla on paljon sodan tarinoita perustamisen kronologinen (kesäkuu
1991).Ette usko, että monia "alan asiantuntijoiden", joka kertoi
minulle, että olin joko tuhlaa aikaani tuottaa Verilog simulaattori, tai
että se saattaa olla mielenkiintoinen lyhytaikainen mahdollisuus, mutta 3 vuotta
maailma olisi VHDL.Se oli kirjaimellisesti kaikkia, jotka tekevät elantonsa
klo prognosticating EDA-liiketoimintaa.

Miksi suunnittelua yhteisö enemmän lujasti Verilog suuntautuneita kuin koskaan?
Mitä tapahtui (tai ei tapahdu), jotta nämä ennustukset pieleen?
Vaikka ihmiset tässä ryhmässä yleensä etsiä teknisiä eroja
niillä kielillä, jos tarkastellaan yritysten tilanne (eli
rahaa), on selvää, että on olemassa yksi voittaja tässä "sodassa", ja että
on Verilog.Yritysten uusien tuotteiden mennä mihin rahat on
ja rahat on ylivoimaisesti että Verilog osa markkinoilla.The
viime numerot (alk. Dataquest, ei vähemmän) on Verilog tuotteet
outselling VHDL tuotteita yli 2-1 (tulot, ei lisenssit),
ja todellinen ero on melko varmasti suurempi.

Omat lausunnon olennainen syy Verilog
n sitkeys
on, että Verilog oli erittäin suuri etumatka määrän insinöörejä, jotka
tiesi Verilog ennen VHDL todella saanut ulos lohkojen ja Verilog on
helpompi oppia kuin VHDL.Näin ollen perustettu suunnittelijat jo
tiesi Verilog, ja ei ollut mitään syytä oppia VHDL, ja uusien suunnittelijoiden
voisi noutaa sen helpompaa kuin ne voivat poimia VHDL.

Et voi väittää, kaikki haluat noin tekniset ansiot kahden
kielellä, ja "ymmärrettävyyden" kunkin.Tiedän, että olen
henkilökohtaisesti oppinut Verilog erittäin lyhyessä ajassa.Myöhemmin, kun
Päätin, että olen todella pitäisi oppia VHDL, jotta voi
markkinoille oma tuote vastaan, löysin että oppiminen VHDL todella oli
vaikeampaa.Olen varma, että olen käyttänyt enemmän vaivaa yrittää oppia VHDL kuin minä
teki alkuvaiheessa minun Verilog käyttöä, ja olen vain hädin tuskin lukutaitoisia
vuonna VHDL.(Myönnettäköön, olen vähän haittaa, että en ole koskaan oppinut
Ada, mutta C ei ollut minun ensimmäinen (tai jopa toisen tai kolmannen) kielen,
joko.)

Kun pari pienempi este käyttäen Verilog kanssa, että
Ei todellakaan ole hyvä syy siirtyä Verilog on VHDL (ja
kunnes VITAL oli hyviä syitä siirtyä VHDL on Verilog),
se on helppo nähdä, miksi markkinat eivät liikuta suuntaan pundits
uskonut, että olisi.

lainata ystäväni e-mail

 
VHDL & Verilog Verrattuna & Contrasted Plus mallinnettu Esimerkki Kirjoitettu VHDL, Verilog ja C:

http://www.angelfire.com/in/rajesh52/verilogvhdl.html

 
Joissakin artikkeli kieli comparation
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

 
Artikkeli vertaamalla Verilog ja VHDL ja Verilog
nSuosiota.
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

 
bravobravo,

Olet tietenkin "Verilog" kaveri tuottavat Verilog työkaluja, joten ymmärrän puolueellista näkemystä.

Uskon, että tärkein syy on niin paljon Verilog markkinoilla oleviin työkaluihin on, että se on * erittäin * vaikea kirjoittaa täydellinen VHDL parser ja semanttisen analyysin.Kukaan ei ole täydellinen parser ja semanttisen analyysin sikäli kuin tiedän.

Toinen ongelma ovat epäselvyydet VHDL syntaksi - tämä ei ole todellista merkitystä käytännössä myös valta-käyttäjille, mutta se tekee työkalun kehittämiseen erittäin kivulias kokemus.

Luominen väline Verilog on paljon paljon helpompaa.

Nyt minun mielestäni ...

On totta, että Verilog on jyrkempi oppimiskäyrä, aluksi.Mutta jos haluat kirjoittaa edistyneempiin koodi, sinun on käytettävä PLI - ja se on vaivalloista.

Esimerkiksi, et voi edes simuloida suuria muistoja vuonna Verilog!- Se on niin helppo tehdä se VHDL.

Joten VHDL on hitaampaa oppia alussa, mutta et pääse kehittyneiden jutut nopeammin.

Verilog simulointi käyttäytyminen ei ole hyvin määritelty.Kuten Bergeron sanoo: "Minä vielä on kaksi Verilog Simulaattoreiden tuottavat saman tuloksen.

Tarkastusta varten, molemmilla kielillä on rujo, mutta VHDL hieman vähemmän.SystemVerilog voisi muuttaa, että myönnän sen.

Tahiti

 
Tahiti sanoi
[lainaus] Esimerkiksi, et voi edes simuloida suuria muistoja vuonna Verilog!- Se on niin helppo tehdä se VHDL.[/ lainaus]

Miksi ei voi simuloida suuria muistoja vuonna Verilog?
En ymmärrä!
Toivomme selittää tai antaa esimerkin?

Thanks in advance

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Yllättynyt" border="0" />
 
Verilog-tai VHDL suuri kysymysmerkki normaalisti kysytään?Joista yksi valinta.historiallisesti ottaen VHDL on kehittänyt puolustuksen alalla, ja se perustui ADA.sitten alan ihmiset väittivät, että miksi käyttää VHDL on vaikea niiden käyttöä.Vaihtoehtona oli tehty ja Verilog kehitettiin, hyvin paljon C / C .

VHDL on tehokas kannalta valvonta sen teho on aivan kuten teho kokoonpano ja Verilog sen kuten C / C sinun ei tarvitse kirjoittaa hyvin niin paljon pienempiä asioita.mutta eivät u todella tarvitsevat, että paljon valvontaa?

teksti VHDL on hyvin complicted, jossa kuin Verilog sen aivan kuten C / C helppo oppia vain 2-3 päivää, jos u tiedä C / C .

lerning VHDL-tai Verilog riippuu jossa ympäristö u ovat elossa?

mutta asiat u mainitut ovat se on nopea ja helppo oppia ja sovellukset u mainittu i ehdottaa mennä Verilog thats helppoa ja mitään ongelmaa oppia siitä.

 
Olen aloittelija HDL-ja i oppia VHDL ensimmäinen, mutta nyt käytän Verilog koska minusta se on helppo oppia.

 
Verilog tulee voittaja, erityisesti vapauttamaan 2001
ja SystemVerilog.Jo $ ynopsys antaa viitteitä siitä, että se
tukee Verilog yli VHDL.Kaikki VHDL työkalu hyväksyä Verilog nyt,
joka ei ollut jonkin aikaa sitten.

 
Vaikuttaa siltä, että suuri kaverit ovat droping tukea VHDL.Muistan toimitusjohtaja synposys ilmoitti suunnitelmistaan luopua VHDL joskus sitten konferenssissa.

 
Molemmat ovat alkeet!Ne ovat redundanced ja perusteettomia intricated.The idiea yhdistää simulointi ja synteesi kieliä yksi - VHDL - on pysyvä lähde ongelmia.Tässä päivänä se on totta - VHDL ja Verilog ovat todella työn lähestymistapa, ja ne ovat hyvin laaja käyttää.Mutta tasaisesti paras kieli laitteistotunnistukseen synteesi on @ ltera
n AHDL.Toivottavasti ei niin pitkä aika SystemC tai AHDL perustuva ei-vedor liittyvät kielellä käytetään.

Saat vertailla VHDL, Verilog ja SystemVerilog katso tämä artikkeli:

http://fpga-faq.narod.ru/LanguageWhitePaper.pdf

 
Täällä on toinen valkoinen paperi Malli teknologian inkl.

Sitä kutsutaan "vertailu VHDL, Verilogja SystemVerilog "System Verilog on suuri concurent ja VHDL.Se ei ole IEEE todistettu vielä.Uskon, että se tulee tarjoamaan enemmän järjestelmän lähestymistapa suunnittelun sijaan pienempi portti tason suunnittelussa.Siksi on hyödyllistä tietää joitakin Verilog ja themn mennä System Verilog.
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

 
voit aloittaa yhtä ja sen jälkeen, kun olet tutustunut koodausstandardien tyyliä käyttäen HDL ohjelmointi voit helposti siirtyä toiselle puolelle, ja se voi myös päättää, joista yksi on enemmän sopivia sovelluksia

 
Jos olet perehtynyt c ohjelmointi, se on erittäin helppo leaen HDL, mutta sinun on tiedettävä laitteiston suunnittelu hyvin, muuten et voi kirjoittaa hyvä koodi suunnittelua varten.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top