VHDL-tai Verilog

[nick0318]

VHDL on hyvin kirjoitettu ja parempia oppimisen / opetuksen tiukka /
vakioyksikkö menetelmiä.Verilog on parempi hakkerointi yhdessä jotain nopeasti ja saada erros aikana simulointi aikaa.

 

[hienpv]

Mielestäni Verilog on esier oppia, mutta se ei voi systhesis korkeatasoista kuin VHDL

 

[hienpv]

mitä mieltä olette @ ltera HDL kieli, AHDL?

 

[Daneshgar]

Aloitin learing VHDL rahtuakaan Xilinx VHDL MasterClass (Multimedia VHDL opastus Xilinx käyttäjät) ja ensimmäinen kirja, että käytän oli VHDL primer.

e_learning www.drvhdl.com
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

 

[BlueSky68]

Hi folks,

Miksi ette te aloittaa SystemVerilog, mielestäni se perimmäinen kieli ja ASIC / FPGA suunnittelu hyvin pian.Se on sisällytetty Nizzan asioita joko Verilog-tai VHDL.Tämän lisäksi se on myös paljon tarkastusvakuutuksen ominaisuuksia, että yksikään näistä kaksi kieltä on.Sikäli kuin tiedän, että se on myös väite tarkkailun mukaan.

Juuri nyt Synopsys, Mentor ovat kaikki tukea ainakin osa siitä.Cadence aikoo tukea hyvin pian.

Koska ASIC / FPGA suunnittelija, rehellisesti ottaen olen lopultakin nähdä, että yksi yleismaailmallinen kieli, joka voisi tehdä aika paljon haluan tehdä joko suunnittelu-tai todentaminen.

Terveisin,

 

[pohjanpuoleinen]

Hi all,
Olen tutkija, joka on tutustuminen perusteet HDL now.I haluaisin tietää, onko oppia VHDL tai Verilog.My vaatimukset
että se auttaa minua nopeasti suunnittelu FPGA perustuu valvojien minun työtä.
Tietenkin se olisi helppo learn.In tämän osalta, johon minun pitäisi yrittää opiskella?Kiitos paljon. [/ Lainaus]
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

 

[homeadd]

Jos haluat tietää, teidän pitäisi aloittaa.
Jos näin ei tehdä, mikään ei ole auttaa!
Tärkeintä on, että alkaa tehdä, ei halua tehdä.

 

[Daneshgar]

Verilog on toinen kahdesta suuresta Hardware Kuvaus Kielet (HDL),
jota käytetään Laite muotoilijoiden, teollisuuden ja korkeakoulut.VHDL on toinen.Alalla on tällä hetkellä jaettu, josta on parempi.Monet ovat sitä mieltä, että Verilog on helpompi oppia ja käyttää kuin VHDL.Kuten yksi laitteisto suunnittelija sijoittaa sen, "Toivon, että kilpailu käyttää VHDL".VHDL tehtiin IEEE-standardi vuonna 1987, ja Verilog vuonna 1995.Verilog on hyvin C-like ja toivonut on sähkö-ja tietotekniikan insinöörien sillä useimmat oppia C-kieltä yliopistolla.VHDL on hyvin Ada kaltaisia ja useimmat insinöörit ole kokemusta Ada.Verilog otettiin käyttöön vuonna 1985 Gateway Design System Corporation, nyt osa Cadence Design Systems, Inc: n Systems Division.Kunnes toukokuussa 1990, ja muodostumisen Avaa Verilog International (OVI), Verilog HDL oli oma kieli Cadence.Cadence oli motivoitunut avata kieli Public Domain kanssa olettaen, että markkinat Verilog HDL liittyvät ohjelmistot kasvavat nopeammin laajemmin hyväksymistä kieltä.Cadence ymmärtäneet, että Verilog HDL käyttäjät halusivat muita ohjelmistoja ja palveluja tarjoavat yritykset voivat omaksua kieltä ja kehittää Verilog-tuettuja suunnitteluvälineitä.Verilog HDL mahdollistaa laitteiston suunnittelija kuvaamaan suunnittelee korkean tason abstraktio kuten arkkitehtuuri-tai käyttäytymistieteellisen tasolla sekä alemman täytäntöönpanon tasolla (eli portille ja vaihtaa tasoa),
joka johtaa Very Large Scale Integration (VLSI) Integrated Circuits ( IC) asettelujen ja sirujen valmistus.A ensisijainen käyttö HDLs on simulaatio mallien ennen suunnittelija on sitouduttava valmistukseen.Tämä luentomoniste ei kata kaikkia Verilog HDL mutta keskitytään käytön Verilog HDL klo arkkitehtuuriperinnön tai käyttäytymistieteellisen tasolla.The luentomoniste korostaa muotoilua rekisteriin Transfer Level (RTL).

 

[ZeleC]

i alkoi VHDL, mutta sitten kun kuulin, että Verilog on helpompaa ja että systemverilog on tulevaisuuden HDL, i yrittänyt oppia sitä, mutta sitten löysin sen olla vaikeampaa sitten VHDL!?
Itse asiassa olen sitä mieltä, että paras HDL kieli on sellainen, että u tottua ...

 

[Daneshgar]

VHDL on VHSIC Hardware Description Language.VHSIC on lyhenne sanoista Very High Speed Integrated Circuit.Se voi kuvata käyttäytymistä ja rakenne sähköisiä järjestelmiä, mutta se sopii erityisen hyvin, koska kieli kuvaamaan ja käyttäytymistä digitaalielektronisia laitteisto malleja, kuten ASIC-ja FPGA sekä tavanomaisen digitaalisia piirejä.

VHDL on nuotinnusnäkymässä, ja juuri ja täysin määritelty Language Reference Manual (LRM).Tämä asettaa VHDL muista laitteiston kuvaus kielet, jotka ovat jossain määrin määritelty ad hoc tavalla käyttäytymistä työkaluja, jotka käyttävät niitä.VHDL on kansainvälinen standardi, jota säännellään IEEE.Määritelmää siten, että kieli on non-proprietary.

VHDL ei ole tiedon malli, tietokannan schema, simulaattorin, joka työkalut ja menetelmät!Kuitenkin menetelmät ja työkalut ovat välttämättömiä tehokkaan käytön VHDL.

Simulointi ja synteesi ovat kaksi tärkeintä erilaisia välineitä, jotka toimivat yhteisön VHDL kielellä.The Language Reference Manual ei määritellä simulaattorin, mutta yksiselitteisesti määritellään, mitä kukin simulaattori on tehtävä kunkin osa kieltä.

VHDL ei rajoita käyttäjän yhden tyylin kuvaus.VHDL mahdollistaa mallien on kuvattava käyttäen mitä tahansa menetelmää - ylhäältä alas, alhaalta ylös-tai keski-out!VHDL avulla voidaan kuvata laitteisto on portti tasolla tai enemmän abstrakti tavalla.Onnistunut korkeatasoinen suunnittelu edellyttää kieltä, työkalu asettaa ja sopivat menetelmät.VHDL on kieli, voit valita työkaluja ja menetelmiä ...hyvin,
luulisin siinä missä Doulos tulla seuraavan yhtälön!

Verilog on Hardware Description Language; sanallisesti muotoa kuvataan elektronisia piirejä ja järjestelmiä.Sovellettu sähköisen suunnittelun, Verilog on tarkoitus käyttää todentaminen kautta simulointiin, Ajoituksesta analyysi, testi-analyysi (testability analysointi ja vika luokittelumenetelmien) ja logiikka synteesi.

The Verilog HDL on IEEE standardi - numero 1364.Vakioasiakirja kutsutaan Language Reference Manual, tai LRM.Tämä on täydellinen auktoritatiivinen määritelmä, Verilog HDL.

IEEE Std 1364 määritellään myös Programming Language Interface, tai PLI.Tämä on kokoelma ohjelmistoja rutiineja, joka mahdollistaa kaksisuuntaisen välinen Verilog ja muita kieliä (yleensä C.

Yksi tärkeä huomautus: Älä sekoita Verilog HDL kanssa Verilog-XL perhe simulaattoreita.Luvun puolivälissä-80: n, Gateway Design Automation kehittänyt logiikka simulaattorin Verilog-XL, simuloida mallien kuvattu käyttäen niiden proprietary Verilog HDL.Cadence on sittemmin ostanut Gateway ja säilytettävä Verilog-XL simulaattori, mutta kielen, Verilog HDL on nyt ylläpitää Avaa Verilog International (OVI).Lisää Verilog
n historia seuraavan Backgrounder artikkeli.Kun kaikki sivut tällä Web-sivustolla, kun puhumme Verilog meidän tarkoita HDL ole simulaattori.

Nykyään on olemassa yksi ja vain yksi Verilog HDL.Tällä hetkellä monet Verilog liittyvät EDA käytettävissä olevia välineitä: virallista tarkastusta työkalut, kierto-pohjainen Simulaattoreiden, logiikan synthesisers, ajoitus Analysaattoreiden ja ESDA suunnittelu maahantulon työkalut Verilog tukea.On tietenkin vähäisiä eroja näitä välineitä käsitellään Verilog HDL, joita tuetaan.Ei kaikki Simulaattoreiden tukemaan Verilog HDL, esimerkiksi.

Lopuksi VHDL ei ole lyhenne Verilog HDL - Verilog ja VHDL ovat kaksi eri HDLs.Heillä on enemmän yhtäläisyyksiä kuin eroja kuitenkin.