K
kyhcj21
Guest
Hei, Olen luonut oman kellon gating menetelmää, ja olen yrittänyt tarkistaa logiikan vastaavuuden avulla Synopsys muodollisuus.Kuitenkin tarkastus aina epäonnistuu, vaikka olen tarkistanut toiminnallista vastaavuutta RTL simulointi.Lisäksi olen asettanut set_clock_gate_hold_mode on "kaikki".
Oma Kello gating menetelmä on seuraava:
1.Luo mahdollistaa signaalin kaksi pulssia (start / tehtävä).Kun "Start" pulssi on, jotta signaali väittää, että 1 ja pitää arvo asti "Valmis" syntyy.
2.Sovelletaan salvan perustuva kellon gating kanssa mahdollistaa signaalin luotu edellä.Olen analysoinut panos malleja ei ole tarkastuksia, ja totesi, että on olemassa tapauksia, jolloin kellon panos viite: n DFF on 1 ja kellon panos täytäntöönpanon n DFF on 0.Nämä tapaukset osoittavat, että Formality ei oteta huomioon minun kellon gating logiikkaa.Onko mitään keinoa en voi onnistuneesti tarkistaa oma logiikka?
Kiitos jo etukäteen.
Oma Kello gating menetelmä on seuraava:
1.Luo mahdollistaa signaalin kaksi pulssia (start / tehtävä).Kun "Start" pulssi on, jotta signaali väittää, että 1 ja pitää arvo asti "Valmis" syntyy.
2.Sovelletaan salvan perustuva kellon gating kanssa mahdollistaa signaalin luotu edellä.Olen analysoinut panos malleja ei ole tarkastuksia, ja totesi, että on olemassa tapauksia, jolloin kellon panos viite: n DFF on 1 ja kellon panos täytäntöönpanon n DFF on 0.Nämä tapaukset osoittavat, että Formality ei oteta huomioon minun kellon gating logiikkaa.Onko mitään keinoa en voi onnistuneesti tarkistaa oma logiikka?
Kiitos jo etukäteen.