Xilinx FPGA post simulointi

N

nemolee

Guest
Dear Sir,

Minulla on kysyttävää Spartan 3A FPGA post simulointi.
Voin uskoa tuloksen FPGA postsim?
Olen tarkistaa postsim aaltomuoto ja löytää solu (XBUF) lisätty PAR työkalu välillä tuotannon PAD ja uusimmat FF.Tämä XBUF ei ole odotettavissa.
Ja solujen viive on niin suuri.
Miten minun pitäisi tehdä poistaa tämän XBUF?
Kiitos paljon.

 
Post-reitin simulointi on yleensä hyvin tarkka.

En ole koskaan kuullut XBUF.

Yritä avata ohjataan sirun FPGA toimittaja, ja tutkia tuotannon alusta nähdä, mitä tapahtui.

Ehkä sinun täytyy vain hakea "IOB" vaihtoehto tai rajoitteita.Se mahdollistaa tuotannon floppi saatetaan osaksi IOB.Kuitenkin, että ei toimi hyvin, jos floppi tuotannosta saadaan palautetta suunnittelussa.

 
Ensinnäkin, sinun pitäisi tarkistaa säännöt, joka mahdollistaa tuotannon floppi saatetaan osaksi IOB ja tarkistaa, onko suunnittelu noudattavat näitä sääntöjä.

Ja sitten, ehkä voit muokata ominaisuudet ulostuloportteja, joista osa voidaan vähentää viivettä.

onnea!

 
Kiitos kaikille.
Olen yrittänyt asettaa rajoitus minun suunnitteluun.
Ja hyvä asia tapahtui.
Mielipiteesi on hyötyä minulle.

 

Welcome to EDABoard.com

Sponsor

Back
Top