HSIM Verilog simulointi?

[aina @ smart]

Hi all,

Olen jo syntesoiduista että Verilog RTL, ja sain netlist vuonna Verilog muodossa.

Minulla on teknisten lib vuonna transistori tasolla ja
olen yrittänyt v2s on netlist on maustekasvit (En ole aivan varma, jos i muuntaa se kunnolla tai ei)

Nyt voi joku kertoa minulle, kuinka jäljittelemiseen Verilog / Spice netlist ja Verilog testbench vuonna HSIM?(Olen lukenut HSIM käsikirja vaikuttaa siltä, että minun on NCverilog tehdä yhteistyötä simulointiin, mutta minulla ei ole NC-Vlog).Hope joku voi auttaa.Thanks in advance.

terveisin,
älykäs

 

[news]

Nie tylko politycy muszą uważać na to, co i gdzie mówią. Szpiegostwo korporacyjne jest codziennością dzisiejszego biznesu - uprawia je ponad 70% globalnych przedsiębiorstw. Dlatego firmy powinny zadbać o poufność informacji oraz bezpieczeństwo spotkań i konferencji.

Read more...

 

[aina @ smart]

Hi all,

vielä yksi asia, mitä bout the. sdf (normaali viive tiedosto) Miten voin lisätä viive info (sdf) ja simuloida kanssa netlist (Verilog / Spice) ja testbench (Verilog) käyttäen HSIM?

toivon joku joka on tehnyt tämän ennenkin voi poissiirtovaiheessa minulle valossa ......

<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Confused" border="0" />
Thanks in advnce.

terveisin,

älykäs

 

[dumeHCM]

> sdf tiedosto on luotu uuttamalla väline kuten StarRCXT.Niitä kutsutaan post layout simulointi

 

[aina @ smart]

Minulla on jo saatu. sdf tiedosto PNR-työkalu,
haluaisin tietää miten voin simuloida Verilog netlist ja Verilog testbench ja myös lisäämällä. sdf käyttäen HSIM?Onko se mahdollista?

voiko kukaan kertoa minulle?Thanks in advnce

terveisin,
älykäs

 

[HCM_bucat]

P & R olisi viimeinen vaihe suunnittelua.jälkeen saat konkreettista toteuttamista oman suunnittelun, haluat tarkistaa, jos loistaudit R ja C teidän ulkoasu vaikuttaa paljon suunnittelua, sinun tulisi suorittaa simulointi uudelleen kanssa spdf netlist kanssa hsim tai starsimxt.Tätä muotoa on hyvin paljon lok kuten hspice muodossa.

 

[joukot]

VCS ja verlog A voi tehdä monialan tilassa simulaatio
CAN HSIM tehdä se?

 

[HCM_bucat]

joukkoja wrote:

VCS ja verlog A voi tehdä monialan tilassa simulaatio

CAN HSIM tehdä se?

 

[Kermit]

Hsim voi saada DSPF / SPEF tiedoston takaisin-annotaatio file.You voi lukea käsikirja hsim, In ths käsikirja, löydät luvusta descripe post ulkoasu takaisin annotaatio.
BTW: Kun vcsmx ja modelsim, sekoitettu signaalit osoittavat Verilog ja VHDL monialan simulaton, mutta ei digitaalinen ja analoginen sekoitettu signaali.
Mutta Synopsys työkalut VCS ja nanosim voi täysin analoginen / digitaalinen signaali simulointi.
I dont tietää kadenssi on samaa alustaa kuten Synopsys.

 

[moorhuhn]

On mahdollista simuloida erittäin suuri netlists vuonna HSIM, joten sinun ei tarvitse luultavasti monialan tilassa simulointi.Virtaus on:
Translate teidän Verilog netlist että transistori yksi.v2s on ok sen
Sisältää kirjastojen huipputason piiri.
Esimerkki:
. INCLUDE <path_to_your_lib> / scell_lib.spice
. INCLUDE <path_to_your_lib> / your_memory.spice
.
Sisältää DSPF tai SPEF file (s)
. param HSIMSPF = <path_to_your_dspf> / your_file1.dspf
. param HSIMSPF = <path_to_your_dspf> / your_file2.dspf
(saatat päättää jakaa dspf jos koko ylittää 2 Gt)
Sisältää ärsykkeiden saatu teidän Verilog simulointi
Esimerkki:
. param HSIMVECTORFILE = <path_to_your_test_vectors> / test.txt

Siinä kaikki.Huomaa, että simulointi mukaan lukien parasitics vaatii aika paljon muistia.
Sinun pitäisi luultavasti käyttää 64-bittinen versio, HSIM jos tarvitset enemmän kuin
2.2GB RAM-muistia.

Vektorihyönteiset vuonna taulukkomuotoisen muoto on uudelleen sen edellyttämään muotoon, jonka HSIM.Tämä on jotenkin kuvattu käsikirjan.On olemassa vaihtoehtoja olen käyttänyt.

signaali <list on ports>
Radix <spec on groups>
io <input/output def>
mask <input, tuotos muiden mask def>
aikana
tskip
;
kaltevuus
viive
vastustuskyky
logichv
logiclv
;
<cycle_number> <your_vector>

 

[seasonyangd]

Voit viitata cosim merkinnän HSIM doc dir.Tämä tiedosto kuvaili cosim menetelmä Verilog / Spice netlist.

 

[aina @ smart]

moorhuhn wrote:Sisältää ärsykkeiden saatu teidän Verilog simulointi

Esimerkki:

. param HSIMVECTORFILE = <path_to_your_test_vectors> / test.txt

 

[Kermit]

v2s työkalua käytetään Muuntaaksesi syntetisoituja netlist on mausteen mallin simulointiin,
ole sinun alkuun RTL testbech.

voit käyttää $ fdisplay kirjoittaa ärsykkeiden vector.such seuraavasti:

Quote:;

signaali XCVR_SELECT TERM_SELECT OPMODE [1-0] TX_VALID TX_VALIDH DATA_IN [15-0] VCONTROL_LOADM VCONTROL [3-0] TxBitstuffEnable TxBitstuffEnableH IdPullup ID DpPulldown DmPulldown Tx_Enable_N Tx_DAT Tx_SE0 FsLsSerialMode LS_ENABLE DPn DM

Radix 1 1 2 1 1 4444 1 4 1 1 1 1 1 1 1 1 1 1 1 1 1

io iiiii iiii iiiiiiiiiiiiiuu

VIH 1.8V

VIH 3.3V 0000 0000 0000 0000 0000 0011

vil 0V

vhth 1.2V

vlth 0.5V

kaltevuus 1000ps

viive 3000ns

tunit 1ps

2 0 0 0 0 0 xx00 1 x 1 1 zz 0 0 1 1 0 0 0 xx

83200 1 1 0 0 0 xx00 1 x 1 1 zz 0 0 1 1 0 0 0 xx

83304 1 1 0 0 0 0000 1 0 1 1 zz 0 0 1 1 0 0 0 xx